HyperTransport
Modèle:À sourcer L'HyperTransport<ref>HyperTransport Technology</ref> (anciennement Modèle:Lang ou LDT) est un bus local série/parallèle plus rapide que le bus PCI et qui utilise le même nombre de broches.
Historique
Modèle:Section à sourcer HyperTransport est une technologie issue des laboratoires Digital. À la suite de la disparition de Digital, le développement fut repris par AMD, IBM et nVidia qui avaient acquis une licence.
Versions et caractéristiques
Le bus hypertransport a connu différentes évolutions offrant une bande passante théorique de :
- 1.x : Modèle:Unité : échanges jusqu'à Modèle:Unité<ref name=hto>Link Specifications, sur hypertransport.org, consulté le 16 mai 2017</ref>. Les différentes versions de l'hyper-transport offrent une bande passante théorique de ;
- 2.0 : Modèle:Unité; Les échanges se font jusqu'à Modèle:Unité<ref name=hto/> ;
- 3.0 : Modèle:Unité; Les échanges se font jusqu'à Modèle:Unité<ref name=hto/> ;
- 3.1 : Modèle:Unité; Les échanges se font jusqu'à Modèle:Unité<ref name=hto/>.
Utilisation
Modèle:Section à sourcer La technologie HyperTransport est actuellement utilisée principalement comme bus mémoire (communication entre le chipset et le processeur) dans certaines architectures comme le K8 (Athlon 64, OpteronModèle:Etc.) ou certains PowerPC comme le PowerPC 970 d’IBM utilisé dans les Power Mac G5.
Contrairement au bus mémoire traditionnel des machines Intel qui est relié au bus d'entrées-sorties qu'en un seul point (le chipset Northbridge, qui est donc un goulot d'étranglement), le bus HyperTransport dispose d'une architecture commutée comme un réseau sur laquelle plusieurs chipsets peuvent connecter des bus d'entrées-sorties. Par exemple, des cartes mères classiques pour machines bi-Opteron disposent souvent d'un bus PCI relié au bus HyperTransport par un pont AMD8131 tandis qu'un bus PCI Express (indépendant de l'autre) est relié en un autre endroit par un chipset nVidia nForce. Ainsi, un processeur peut accéder aux Modèle:Quoi derrière un des Modèle:Nombre d'entrées-sorties sans gêner les accès d'un autre processeur à un autre bus<ref group=alpha>Sauf bien sûr si la localisation géographique des processeurs et chipsets fait que ces accès se croisent</ref>.
Selon le nombre de processeurs et la présence de port d'extension HTX, la topologie du bus HyperTransport peut varier d'un lien unique à des formes étranges telles qu'un carré avec une seule diagonale, ou des choses indescriptibles pour les cartes mères à Modèle:Nombre.
Les processeurs Intel ont adopté une structure similaire à ceux d'AMD avec la technologie Modèle:Langue.
Mode de fonctionnement (en cours)
Modèle:Section à sourcer Le port HyperTransport fonctionne comme un réseau point à point : chaque nœud du réseau est connecté à Modèle:Nombre ou à Modèle:Nombre. Modèle:Lequel il peut faire transiter des échanges et pas seulement en recevoir ou en émettre. On distingue aussi le Modèle:Langue qui est la puce gérant Modèle:Lequel (la plupart des échanges vont passer Modèle:Qui, même s'ils ne lui sont pas destinés).
Architecture matérielle
Modèle:Section à sourcer En réalité l'architecture du port HyperTransport est très flexible et l'on peut ajouter des composants spécifiques ayant plus de deux entrées sur le bus permettant d'étendre facilement l'architecture du bus. De plus l'HyperTransport permet des DMA (Modèle:Langue)(accès direct à la mémoire), c'est-à-dire que la mémoire vive de l'ordinateur peut être connectée au Modèle:Langue pour être accessible par n'importe quel nœud du bus.
Mode de transmission
Modèle:Section à sourcer Le port HyperTransport est fait, du point de vue matériel, de liens unidirectionnels qui sont doublés pour couvrir les échanges en émission et réception. D'une largeur de Modèle:Unité/2 chacun, ils permettent des connexions entre Modèle:Unité/2 pour la version 1.1<ref group=alpha>La fréquence est réglable par multiples de Modèle:Unité, sauf Modèle:Unité qui en est exclu à cause des interférences avec les canaux TV UHF.</ref>. À ces lignes de données s'ajoutent : une ligne de contrôle (CTL), une ligne d'horloge (CLK) pour Modèle:Nombre de données, et d'autres lignes de signaux utilisées pour l'initialisation (Modèle:Langue...).
Le mode de fonctionnement du bus à proprement parler passe par la structure de paquets. On y distingue deux types : les paquets de contrôle et les paquets de données (on pourrait même ajouter les paquets d'information qui servent généralement à gérer la vitesse du bus pour un transfert optimal). La distinction entre ces Modèle:Nombre de paquets se fait d'une manière extrêmement simple : si la ligne CTL (de contrôle) est à niveau haut alors la transmission concerne un paquet de contrôle, sinon il s'agit d'un paquet de données.
Routage
Modèle:Section à sourcer Les périphériques branchés au bus ne communiquent pas directement entre eux, ils émettent des paquets qui seront routés par un module HOST BRIDGE. Même si les deux périphériques sont côte à côte sur le bus, les paquets de communication passent par un module Modèle:Langue ; ceci rallonge un peu le temps de communication, mais permet surtout d'avoir une gestion centralisée du bus, et ainsi d'éviter plus facilement les conflits.
Canal virtuel
Modèle:Section à sourcer On distingue de nombreux modes d'émission sur le bus HyperTransport selon le type de paquet de contrôle (écriture, lecture, écriture suivie d'une lecture — Modèle:Langue / non posted request). Le démultiplexage de ces paquets se fait dans des canaux virtuels (Modèle:Langue, implémentés dans les modules HyperTransport des périphériques connectés au bus) qui permettent à la logique interne des périphériques de distinguer la nature des informations ou des ordres qu'ils reçoivent.
